B体育DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚B体育。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：(1)适用于SMD表面安装技术在PCB电路板上安装布线)操作方便，可靠性高。(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是采用何种封装形式呢?并且这些封装形式又有什么样的技术特点以及优越性呢?在本文中，作者将为你介绍几个芯片封装形式的特点和优点。
DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：(1)适用于SMD表面安装技术在PCB电路板上安装布线)操作方便，可靠性高。(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
关键词：SoC芯片；多模导航；软件无线电架构；GNSS；无线接收机；信号处理；仿真验证
随着集成电路技术的快速发展，导航系统终端经历了从第一代的分立器件及模块为主的多芯片设计到第二代的导航射频前端芯片和数字基带处理芯片为主的两片系统设计，目前已经演变成第三代基于导航SoC芯片的单芯片系统设计[1⁃4]。单芯片导航SoC芯片内部集成了导航射频前端模拟电路模块、大规模的数字基带处理以及CPU处理器模块。目前，大多数单芯片导航SoC芯片是基于超外差或低中频的无线接收机架构，通过在模拟域进行混频将接收的射频导航信号转换成中频信号；然后经过中频滤波放大，进而通过模/数转换器ADC将模拟中频信号转换成对应的数字信号；从而进入基带处理电路及CPU在数字域进行数字信号处理，得到期望的导航电文信息[5⁃7]。然而这种基于模拟域混频完成频率变换的导航SoC在期望满足多模导航信号的接收时，往往需要多个模拟通道来完成不同模式的导航信号模拟与转换，非常不利于在单片集成。本文基于模拟电路最小化、数字电路最大化的设计思想，创新性地提出了一种基于软件无线电架构的多模导航SoC芯片架构，通过低功耗高速模数转换器直接对导航信号进行射频采样量化转换，在数字域完成频率变换及信号处理。数字电路随着集成电路工艺的进步，面积和功耗可以不断降低，由于内部集成了宽带的射频放大器和高速ADC，可以对不同模式的导航信号全部进行采样量化转换，实现了单个模拟通道完成多模导航信号的处理，从而实现了系统终端的最优化设计。
SoC芯片的系统架构设计如图1所示，本文设计的高性能多模系统导航SoC芯片内部集成高增益射频放大器、低功耗高速ADC、锁相环、数字下变频、大规模的相关器、16个跟踪环路、AMBA总线和外设等。只需要搭载天线连接低噪声放大器（LNA）、声表射频滤波器（SAW）、时钟和电源，即可构成多模导航系统终端，实现实时位置及时间信息的获取[8]。图1多模导航SoC芯片的系统架构
导航SoC芯片中的射频放大器主要完成导航信号的低噪声放大，使得微弱的导航信号及噪声放大到ADC可以完成量化的信号电平值[9]。不同模式导航信号的频率差异较大，为了满足北斗、GPS、GlONASS等导航信号的射频放大要求，该射频放大器的带宽设置为1.1~1.7GHz，增益设计为38dB。本文设计的射频放大器结构如图2所示。放大器包括三级放大器电路和一级输出驱动电路，在第一级的输入中还加入了宽带匹配电路，宽带匹配电路全部在片上实现。
ADC的设计射频采样ADC主要完成射频信号的采样量化，将模拟信号转换成对应的数字信号，提供给后端的数字基带处理电路进行处理。该模块的主要难点是射频采样，由于要量化的信号频率高达1.5GHz以上，如果采用低通奈奎斯特ADC需要转换时钟超过3GHz，这在具体的电路实现上是十分困难的，而且电路实现所需的功耗、面积较大，也是十分不经济的。导航信号的带宽一般在几十兆赫兹以内，本文根据带通奈奎斯特采样定律，采用欠采样的ADC来完成采样量化转换，实现具体的电路功能。该ADC的模拟全功率输入带宽要包括各模式下的导航信号频率，同时要具有足够的动态范围。为了系统抗饱和的要求，该射频采样ADC要实现的具体技术指标为7bit/250MSPS，模拟输入带宽为2.5GHz，功耗低于10mW。本文设计的高速ADC结构框图如图3所示，该ADC采用的是典型的逐次逼近SARADC架构。从图3结构框图可知，该ADC可划分成如下电路子模块：宽带采样保持电路、非二进制权重电容DAC电路、动态比较器和锁存输出电路、逐次逼近控制逻辑电路和开关电容阵列控制逻辑产生电路、输出控制和驱动电路、时钟放大和处理模块、基准产生和偏置电路等[10⁃11]。
在导航SoC芯片中，锁相环主要用于ADC、基带处理及CPU的系统时钟。由于ADC直接对射频信号完成采样量化，时钟信号的质量将限制转换后数字信号的信噪比，因此本文SoC芯片中需要设计一个低噪声、性能稳定的锁相环。本文设计的倍频锁相环结构框图如图4所示。该锁相环由鉴相器（PhaseDetector）、电荷泵（Cpump）、环路滤波器、四级压控差分振荡器、相位内插器、电压调节器、时钟选择器、分频器和测试电路等组成。采用1.2V/2.5V双电源供电，其中1V主要给鉴相器、分频器等数字电路供电；2.5V电源提供给电压基准源，产生出电荷泵、环路滤波器、压控振荡器、相位内插器等模块所需的工作电压。
多模导航SoC芯片的数字电路如图5所示，主要包括数字基带处理电路及CPU处理器电路两大部分。数字基带处理电路主要完成数字混频、数字滤波及相关处理等操作，以实现捕获和跟踪功能。从数字化的电磁波信息中解析出卫星发射的导航电文，CPU及外设、总线等承载着软件的运行，并赋予芯片与外界通信的能力。软件运行在CPU上，读取基带解析出的导航电文，计算得到芯片的位置、速度、时间等信息，并通过NMEA协议从UART串行口输出[12⁃13]。
本文设计的多模导航芯片采用55nmCMOS工艺设计实现，模拟部分采用全定制的版图设计方法，放置在芯片的左下角，从左到右依次为射频放大器、ADC和PLL；数字部分采用大规模数字电路的自动布局布线]。导航SoC芯片的版图如图6所示，芯片整体面积大小为6230μm×4480μm。
根据上述方案实现的多模导航SoC芯片采用数模混合集成电路的设计技术，并结合超深亚微米VLSI设计技术，不仅在功能上全面达到了设计要求，同时在芯片功耗、面积、可测性及使用灵活性方面也获得了良好的效果。基于该导航SoC芯片的系统终端测试平台，综合考虑结构、环境适应性、可靠性、电磁兼容性、长期稳定性等综合因素，所设计的导航SoC芯片系统的测试终端如图7所示，实际路测结果如图8所示。导航SoC芯片的技术指标与目前市场主流导航芯片产品性能对比如表1所示。
我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是采用何种封装形式呢?并且这些封装形式又有什么样的技术特点以及优越性呢?在本文中，作者将为你介绍几个芯片封装形式的特点和优点。
DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：(1)适用于SMD表面安装技术在PCB电路板上安装布线)操作方便，可靠性高。(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
信息产业（IT）提供什么样的产品？简言之，不外乎硬件（hardware）、软件（software）和服务（service）[1]。在1970年代末、1980年代初信息产业雏形生成阶段，IBM（国际商用机器公司）是最大的硬件提供商、最大的软件提供商和最大的服务提供商。随着时间的推移，信息产业开始进化，硬件、软件和服务的提供商日益专门化，并且各自形成了相对独立的市场。[2]各种半导体集成电路芯片是主要的硬件产品之一。我们选取目前最知名也是最大的半导体集成电路芯片提供商Intel作为分析对象，展开面向芯片市场的生产者理论的研究。
Intel生产多种半导体集成电路芯片，面向个人电脑（PC）的两种主要产品是中央处理器（CPU）和芯片组（ChipSet），两者是互补品。两者都拥有完整的产品线，前者采取分级生产，后者不采取分级生产。Intel在生产80486处理器时首次引入分级生产，随后该生产策略成为行业通行的惯例，也包括Intel最主要的竞争对手AMD。
什么是分级生产？企业直接在生产线上，针对处于半成品阶段的CPU，利用超频（overclock）进行发热量及稳定性测试，频率自高而低逐次分离高端产品、主流产品和低端产品。以奔腾3（Pentium!!!）为例：首先全体在1GHz频率上接受第一轮测试，一部分CPU烧毁报废，达标的CPU锁频在866MHz，封装后下线；接着未达标CPU停留在生产线MHz频率上接受第二轮测试，达标的CPU锁频在800MHz，封装后下线，仍未达标的芯片再次降级测试；依次类推，直到频率下限测试，最后一部分CPU终于搭上末班车下线，其余作为不合格品淘汰。（图1）显然同一生产线上的所有CPU是基于相同内核（die）的不同频率的芯片。这种生产模式通称分级生产，笔者称其为共线弹性生产（区别与汽车制造业的共线：分级生产流程图（片段）
为什么CPU采取分级生产，而ChipSet不采用分级生产？单纯从技术上考虑，若有n种CPU配合m种ChipSet，就势必有m×n种组合，显然增加了系统生产的复杂性。
理论研究表明，一个变量如果受到大量微小的、独立的随机因素的影响，那么这个变量一般是个正态变量。芯片极端复杂的结构，使其归属与上述情形。因此，我们在数学上运用正态分布模型可以直观地模拟分级生产过程。
建立以芯片主频实际速度为自变量的密度函数，并加上若干条垂直于横轴的参考线)市场接纳边界
约定该参考线左侧的任何产品都不被市场接纳，企业质量控制决策和实际生产行为只能发生在该参考线)质量控制边界
质量控制边界左侧溢出部分为等外品。约定企业做出了最优化决策，此时市场接纳下限与质量控制边界合二为一，两条参考线)生产技术边界
生产技术边界右侧溢出部分为报废品。约定企业的生产达到了生产技术上限的边界。
以上三条参考线、密度函数本身以及自变量正半轴围成区域，就是企业的生产范围。以此为基础我们进行动态调整过程的模拟。
通常情况下，质量控制边界（市场接纳边界）不断提高：首先，对信息处理能力的无限需求，使市场接纳边界提高；接着，企业为适应形势被迫主动提高质量控制边界。
特例：若质量控制边界与市场接纳边界并不如约定重合，那么就存在质量控制边界降低的余地，这种动态调整意味着企业拓宽了经营范围，其产品开始向低端渗透。
与以质量控制边界（市场接纳边界）的平移变化相似，一般地，生产技术边界也持续提高，这样在不修改芯片内核设计的前提下，可以生产频率更高、性能更强的芯片。
特例：1999年台湾大地震使当地芯片企业的正常生产陷于瘫痪，当生产在停顿后重新开始时，显然不在最优状态上，造成生产技术边界反常地向内平移。[3]
Intel创始人之一的高登·摩尔于1965年在Fairchild（通译仙童公司，另译费尔柴德公司），建立了半导体工业第一定律——“摩尔定律”（有时也被称为“两倍增益定律”）：每18个月集成电路由于内部晶体管容量的几何级数增长，使性能几乎翻倍提高，同时集成电路的价格也恰好减少一半。由于芯片内核的改变，实际上我们可以通过引入新的密度函数曲线，来完成基于摩尔定律的动态调整过程，操作上可以简单比照σ和μ同时变动的技术进步条件下的动态挑战调整过程的处理方法。
除了技术进步条件下的动态调整过程，还存在着非技术进步条件下的动态调整过程（它不能借助正态分布模型来直接反映），典型的是外生型的扩大再生产，即不是通过提高芯片生产的良好率，而是通过增添新的生产线提高总产量。近期AMD兴建Fab30德国工厂、Intel兴建Fab24爱尔兰工厂，就属于这种经营行为。
从安迪·葛鲁夫到克雷格·贝瑞特，Intel的两位CEO都采取“全面复制”的生产策略，即分散于全球各地的所有工厂保持任何方面的完全一致。通过成功地运用上述手段，Intel非技术进步条件下的动态调整过程日臻完善。
非技术进步条件下的动态调整过程，受上游产品（硅单晶、晶体管等）的供给量与供给价格的影响，可能是正面的有利的，也有可能是负面的不利的。
在质量控制边界与生产技术边界之间我们等间距划分n-1条分级参考线），分级后产品的标识频率由分级参考线的横坐标决定，最低级别的芯片频率由质量控制边界的横坐标决定。容易发现，标识频率与实际频率并不相同，熟悉PC硬件的读者从经验出发是不难理解的。因此分级参考线不是刚性的，分级生产也是部分可控的：约定高频芯片可以作为低频芯片销售，而低频芯片不可作为高频芯片销售，则可让上级产品部分融入本级产品。通俗得说，就是不允许以次充好，但是允许以好充次。频率自低而高形成n级的产品序列，每种产品对应一种价格，那么也就同时形成了n级的价格序列。
分级生产、分级定价可以导出利润最大化问题，它包含两个方面，一个是收益最大化，另一个是成本最小化。
芯片市场中存在着垄断，在面向PC的CPU市场中，相互竞争的Intel和AMD瓜分了几乎全部市场份额，Cyrix已经被VIA（威盛电子公司）兼并，而VIA的出货量只占相当小的比重。所以我们有必要在价格分析中考虑垄断因素。
由于垄断厂商的需求曲线向右下倾斜，即只有价格下降才能增加销售量，因此，总收益与价格变动的关系要由需求弹性决定：Ed1时，TR与P反向变动；Ed=1时，TR与P变动无关；Ed1时，TR与P正向变动。分级生产分割了市场，形成了不同的需求曲线。
前文提到芯片市场可以被粗略地分割为低端市场、主流市场和高端市场，处理简单其见，我们只考虑低端市场和主流市场的区别。若一家垄断企业两级分级后的产品针对上述两个市场，并且该企业在两个市场上所面对的竞争压力不同，通过垄断定价理论我们可以给出分级价格。（图7）
实行分级生产、分级定价后，厂商可以实施灵活的分散化经营，规避亏损的风险，保证在更宽泛的情况下组织生产。它还为争夺市场提供了方便，产品可以拥有更大的降价空间，甚至亏损经营以抢占市场份额，利润损失由其他级别的产品补偿，总体上仍旧保证有利可图。
产品的良好率直接与成本相联系，也就是说质量控制直接与成本控制相联系。假设不采取分级生产，产品单一化将导致采购单一化，进而使市场接纳边界平移，质量控制边界被迫平移。在生产技术边界不变和生产能力不变的条件下，产品总的良好率下降，报废品和淘汰品增加，成本随之上升。
T.L.Sauty等人在1970年代提出了一种以定性与定量结合，系统化、层次化分析问题的方法，称为层次分析法（AnalyticHierarchyProcess，简称AHP）。该方法是对一些较为复杂、较为模糊的问题做出决策的简易方法，特别是用于那些难于完全定量分析的问题。
文献[8]用AHP方法研究了垄断竞争市场的性质，指出垄断竞争市场的均衡价格就是质量比较矩阵的主特征向量，并在此基础上分析了生产者实现利润极大化的条件。文献[8]还指出参与垄断竞争的优势厂商在相对较低的均衡价格水平可以达到利润极大化，表示他在价格竞争上处于相对有利位置，有强大的竞争实力。并且它往往是价格战的始作俑者，他将价格降到最低水平，却恰恰实现它的利润极大化。这种数理推导和芯片市场的真实情况相符，反映了芯片市场生产者的特征，现阶段Intel就是具有这样垄断竞争优势的生产者。
该模型是一个单产品厂商的垄断竞争模型，我们将其拓展为多产品厂商的垄断竞争模型，即参与该垄断竞争市场的厂商产出的是一个产品束，而不是某个单一产品。拓展了的质量比较矩阵，通过分块能够区分自身产品之间的关系和与其他厂商产品的关系；取k级子式可以刻划子市场和市场整体的关系。这样产品的对应定价就决定于产品束的基准定价，亦即质量比较矩阵的主特征向量。
只要建立赋值函数（以分级参考线横坐标位自变量，其他性能因素为参变量），就可以为一组芯片产品成对给定质量比例因子，从而构建质量比较矩阵。同时，前述的正态分布模型可以通过积分法给出产量向量。
从心理学观点看，分级太多会超越人们的判断能力，既增加了作判断的难度，又容易因此而提供虚假数据。Sauty等人用实验方法比较了在各种不同标度下人们判断结果的正确性，试验结果表明，采用1到9标度最为理想。所以分级生产的级数不宜过多，否则赋值无明显差异，需求方无法区分不同产品，通过市场作用会使价格趋同化。
不采用分级生产的ChipSet不可避免地要面对生产非最优状态。技术上ChipSet比CPU容易生产，理论上等量材料投入可以生产更多的ChipSet，但生产非最优状态抵消了这一优势。还有，CPU的高回报令企业更倾向于生产它。（图8）
构造一条非线性的凹向原点的生产可能性边界和线性的等收益曲线，用以描述生产选择模式。假定CPU和ChipSet的需求是1：1的，利润最大化将导致ChipSet供给的缺口，反过来没有ChipSet的支持，CPU的超额供给部分对生产者而言不会有任何回报。
在极端情况下，若生产可能性边界呈线性，企业甚至会完全放弃生产ChipSet。（图9）
为此对ChipSet的生产必须得到补偿，补偿方式就是专利授权和转移生产。第三方企业支付权利金以获取Intel的专利技术授权，或者双方订立专利技术的交叉授权协议，当然专利技术的授权是具有时间效应的。具备了技术基础之后，第三方企业就可以设计生产类似的兼容产品，补足ChipSet供给的缺口。Intel在不同时期曾多次同VIA（威盛电子）、SiS（矽统科技）、ALi（扬智科技）[4]等公司进行专利技术的交叉授权，使它们能够量产足够的ChipSet以配合Intel推出的新款CPU，同时也扩充了自身的技术储备。因此，这实际上是一个联合产品条件下的知识产权交易问题。[5]
最近，美国最高法院对生产自动化机械组件的Festo公司控告Shoketsu公司侵犯其专利权一案做作出裁决，取消专利权中的“均等论”，允许第三方企业稍加变更生产受专利保护且基本功能不变的产品。美国属于英美法系国家，采用判例法，此裁决影响深远，震动了整个IT行业，需要给予足够重视。[6]
首先，尽管技术进步贯穿芯片生产过程始终，但短期内并不单纯表现为促使价格持续下降的唯一因素。短期内，芯片制造厂商可仅依靠生产优化对应调整产量，进而直接影响市场均衡价格，以比研发全新产品低得多的成本，获取竞争优势。
其次，芯片的市场出清价格与产品质量特征和分级生产有关。在总生产能力已知的情况下，借助分级生产模型和经验数据，可以直接导出各产品的理论产量。通过赋值函数和质量比较矩阵，可以间接导出产品束的基准价格，以及产品的个别定价，也就是质量比较矩阵的主特征向量，亦即市场出清价格。
DIP(DualIn－linePackage)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。
QFP（PlasticQuadFlatPackage）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。
PFP（PlasticFlatPackage）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
1.适用于SMD表面安装技术在PCB电路板上安装布线.操作方便，可靠性高。
PGA(PinGridArrayPackage)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF(ZeroInsertionForceSocket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(BallGridArrayPackage)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。
5.CDPBGA（CarityDownPBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。
1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。
2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(ChipSizePackage)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。
2.RigidInterposerType(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。
4.WaferLevelPackage(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN／GigabitEthemet、ADSL／手机芯片、蓝芽（Bluetooth）等新兴产品中。
为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(MultiChipModel)多芯片模块系统。
我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是采用何种封装形式呢?并且这些封装形式又有什么样的技术特点以及优越性呢?在本文中，作者将为你介绍几个芯片封装形式的特点和优点。
DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：(1)适用于SMD表面安装技术在PCB电路板上安装布线)操作方便，可靠性高。(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等B体育。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便B体育，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和PentiumB体育、PentiumPro均采用这种封装形式。
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。
Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小B体育，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
目前，国内外有很多代工厂的产品和技术的更新速度极快，让人们不得不对最新的发展进行全面了解，进而可以与时俱进地进行研究。下文是几个比较大的代工厂相关技术的最新进展。现在国内外正致力于用标准工艺开发更多的产品，一些业界领袖公司还开发出了可完全用标准CMOS技术生产的微机电系统（Micro-Electro-MechanicalSystem，MEMS）产品。目前，akustica利用CMOS制造设施和MEMS代工厂生产出了基于MEMS的麦克风芯片，该公司可以使用x-fab半导体公司工厂生产0.6μmCMOS晶片。台积电早在2012年就开始了14nm工艺的研发，并于2015年投入批量生产。使用450mm（18英寸）新晶圆来制造14nm工艺芯片，而不是当时主流的300mm，这是由于更大尺寸的晶圆将有助于降低生产成本。技术的发展总是日新月异，有西班牙媒体报道称，台积电计划于5年后部署2nm技术的工厂，厂址拟定选在中国台湾新竹。即将落户在新竹的3nm研发厂房的环评也在近期得以顺利通过，一旦环评大会的结论得以确认，3nm晶圆的生产将会很快开展，预计可以顺利赶上量产时程。1.1深亚微米CMOS工艺。近几年来，随着集成电路生产工艺的不断发展，CMOS集成电路的特征尺寸也随着摩尔定律不断减小。人们通常把特征尺寸－MOS管的栅长在1~0.5m的集成电路设计技术，称为亚微米设计[2]，而将0.5~0.1m的集成电路设计称为深亚微米设计。中芯国际集成电路新技术研发（上海）有限公司由中芯国际控股，华为、imec，Qualcomm各占一定股比。目前以14nm先进逻辑工艺研发为主。随着深亚微米工艺的发展，CMOS制造工艺对设计的影响也越来越大。在0.18m以前都可以忽略的工艺影响，在工艺一步步发展的情形下，制造工艺所带来的影响变成了芯片设计中不可忽视的因素。中芯国际首席执行官邱慈云表示：“经过15年的努力经营和技术积累，中芯国际成为国内规模最大的集成电路企业，有能力进行14nm技术的量产”。1.2多项目晶圆服务。众所周知，集成电路在过去50年的迅猛发展中，无论是在电路规模、制造工艺，还是产业结构等方面都发生了重大变革，发展的速度更是可以用惊人来形容。多项目晶圆（MultiProjectWafer，MPW）的实质是将多个相同工艺的集成电路设计放在同一圆片上流片，这样按面积来分担流片费用，就可以降低研发成本和风险，从而降低中小集成电路设计企业在搞研发时的门槛，降低因单次实验流片失败而造成的资源浪费。由此看来，MPW加工服务可以降低培养人才的成本和进行该领域科研工作的成本，也使得企业在科研持续性以及创新性上有着深远的意义。
芯片设计绝不是可以一次性完成的简单工程，一般都需要经过反复的优化和修改才能满足最终的设计指标，例如芯片的速度、性能等。与一般超大规模数字集成电路采用自顶向下的设计方法不同，用于光接入网的发射和接收核心电路属于高速模拟集成电路，必须采用全定制的设计方法，而无法使用半定制设计。首先，根据系统总体要求确定系统指标，比如时间延迟、运作速率、电源电压、动态范围、误差范围、输出摆幅、功耗等。在对系统各项指标研究分析的基础上再来确定系统各个部分的功能和电路结构原理。根据各个部分的功能特点来确定所采用的工艺技术，不同需求应选择合适的工艺，并取得精确的器件模型参数。其次，电路的设计与仿真，借助仿真软件如Aos，HsPice，smartspice等通用模拟电路仿真器（SimulationProgramWithIntegratedCircuitEmphasis，SPICE）工具，选取合适的器件参数进行仿真，根据仿真的结果对电路性能进行优化[3]。优化完成后就是芯片版图的设计。版图设计是在仿真完成后的电路几何物理实现，版图设计的好坏直接影响到芯片的最终性能。所以在版图设计过程中需要进行设计规则检查、对每个小模块都要进行检测，如版图电路图对照和寄生参数提取等步骤。在版图设计基础上进行电路的后仿真，也就是将提取的版图寄生参数等值加入电路网表进行仿真，根据仿真结果来修改原电路和版图的设计，确定后仿真结果达到性能指标后即可生成标准版图数据。最后，是芯片制造，即将设计好的GDSII格式或CIF格式的标准版图数据，交付芯片制造商流片。拿到设计好的芯片后需要进行芯片测试，即对流片制造完成的芯片进行品圆或键合封装测试，针对测试结果进行分析，并反馈出现的问题和进行相应的修改和完善。综合上述步骤，在对光接入网各种接入技术研究的基础上，结合应用于光接入网中的光发射和接收模块所需性能，通过对各类集成电路的工艺进行比较，采用全定制的设计方法和混合信号工艺参数，对光接口模块中的复接器、激光驱动器、前置放大器、限幅放大器和时钟与数据恢复电路设计进行全面的分析，针对这5种核心电路选择最佳的芯片设计工艺，在满足基本功能的前提下，达到系统的最高性价比。
目前用于超高速领域的器件主要有：SiGeHBT，SiBJT，SiCMOS，Si和GaAsHBT。这几种器件的比较如表1所示。从表1可知，想要制作出高频特性优良的器件可以使用GaAsHBT技术，因为其拥有相对较宽的线m）。这一原理和性质SiGeHBT也同时具备，它的高频性能跟一般的Si器件比起来要好得多，与GaAs技术相比也有着和成熟的Si工艺兼容、较易集成的优点，所以在这一领域有很高的利用价值。目前市场上已经有成熟的产品。相对SiGeHBT而言，GaAsHBT的击穿电压比较高，更为适合于功率放大器的制作[4]。技术的不断革新，也使得工艺日趋成熟，规模化生产GaAs器件的成本不断下降。相比而言，HBT技术具有阈值较易控制、增益高、驱动能力强等优点，且无需亚微米工艺，因而具有很强的竞争力。
串行时钟芯片的内部结构如图1所示。它包含I/O控制器、移位寄存器、命令及逻辑控制器，表态RAM、实时时钟、计数器、晶振等部分。
图2为RTC-4553的引脚图。CS0为片选脚，低电平选中；WR为读写使能口，高为读，低为写；L1～L5为工厂出厂调整精度和测试用，使用中悬空；CS1为芯片掉电检查口，可直接与系统电源连接，芯片测到该口为低时，自动进入低功耗状态；SCK为时钟口，SIN为数据输入口，SOUT为数据输出口。另外，芯片还有1个时钟信号输出口TPOUT，该口可输出1024Hz或1/10Hz的信号，以供检测芯片的时钟精度所用。
RTC-4553共有46×4bit寄存器。这些寄存器分3页，第1页共16个，分别为时钟寄存器和控制寄存器，如表1所列，用来存放秒、分、时、日、月、年、星期和3个特殊寄存器；第2页、第3页各有15个，共30个SRAM寄存器，页面的选择通过操作控制寄存器3的MS1、MS0位来实现。
MS1、MS0——页面选择位，00和01指向0页，10指向1页，11指向2页。
在片选择中芯片，WR置高时，芯片处于读出状态，随着SCK脚上的时钟变化，内部寄存器的数据将出现在SOUT脚上。输入需要8个时钟，4个用来输入地址；输出数据也需要8个时钟，包括4个地址位4个数据位。数据在SCK上升沿输入，在下降沿输出。寄存器的地址由SIN脚输入，页面由MS0、MS1决定。图3为读时序图。
RTC-4553采用特殊的写指令，对第0页的0D～0FH及第1页、第2页的寄存器的操作采用常规写法，地址后面的数据将原样写入寄存器中，而对时间寄存器写操作指令只能将内部的内容加1，并自动完成转换。图4为时间寄存器写时序。芯片这种独特的设计，防止了时钟区数据被意外干扰出现非法数据的可能，这正是该芯片高可靠性的原因所在。
RTC-4553采用串行通信，与单片机接口简单，在设计中RAM区可放置少量的停电后系统需要保存的数据。CS1也可与单片机的掉电检测口相连，以便能迅速进入低功耗状态。图5以PIC单片机为例，给出连接图。
