B体育为什么说 3nm 是芯片制程的天花板？前几年还有人说5nm和7nm是工艺制程的天花板呢！
工艺的线nm以下遇到的阻碍，主要是短沟道效应和量子隧穿效应，但目前真实的工艺节点全部都处在10nm以上。造成目前这种原因就是制造厂在命名上玩了一个小小的把戏。
如果有人问芯片工艺的中的7nm、5nm指什么？那么我相信很多人都能给出答案--晶体管导电沟道的长度或者栅极宽度，并且很多人也知道，当前的7nm、5nm只是等效工艺节点B体育，而非真正的沟长或者栅宽。
如果进一步问一下这个问题，当前5nm工艺真正的导电沟长或者栅宽是多少呢？恐怕很多人回答不出来了。不卖关子了，IEEE给出的半导体工艺road map数据是比较可信的，从下图中我们可以看到不同时间对应的工艺节点，而这表里对当前工艺节点的英文描述则非常有意思，它没有用“technology nodes”而是用Logic industry Node Range Labeling。
所以从上表中，我们可以看到，5nm工艺节点的Gate Lenght为18nm、3nm为16nm、2.1nm为14nm、1.5nm/1.0nm/0.7nm则均为12nm。在十几纳米的尺度短沟道效应可以用多种手段来克服，而量子隧穿效应并不明显，所以说，台积电说自己在2030年将拥有1nm Labeling的芯片，我也完全相信B体育。
事实上，从集成电路发明以来，工艺节点的定义也在不断发生变化，从最初的Gate Length到现在，几乎抛弃了各种真实参数Gate Length/Half Pitch/Fin Pitch等。虽然当前的工艺命名背离了真实的工艺，但对于台积电、三星等商业公司来说，显然从工艺命名上获得了巨大的商业上的利益和成功。
所以，如果你和台积电说3nm是芯片制程的天花板，台积电会立马反驳你：“不，我们的2nm工艺已经在实验室研发中取得了成功！”
如果你指是厂商B体育，例如TSMC或者Samsung所说的3nm工艺结点，那么无论是工业界、学术界和联合体包括IEEE，都不认为3nm是天花板，缩放底线。但这个nm是打引号的。
如果你说的3nm是指传统定义工艺（“130nm之前的传统”）的栅极最小间距，或者金属最小半间距，那么极限在3nm之前就到了，这两者目前预测极限分别是38nm和16纳米。
按照最近流出的几个胶片的说法，ASML的high NA EUV 的field size只有原来的一半，那么对于未来的big die们来说，不得不面对规模大减的问题，拿相机CMOS做比方，相当于全画幅变成了APS-C画幅，那么问题就很大了，不是说半幅不好，但是底大一级压死人的道理大家都懂吧。
所以虽然现在2nm制程，1nm制程都有了，但这个所谓的 1nm 制程只是个品牌名称，并不代表这个制程物理尺寸是1nm（实际是远远大于1nm）
所以答案：物理制程的天花板是有的。但实际上现在的制程现在还并没有达到物理天花板。
这个回答里面有讲制程的，有讲物理极限的。我对芯片的加工过程不是很了解，但是学过量子力学，我来解释以下什么叫做“量子隧穿效应”吧。
量子隧穿效应指的是“像电子等微观粒子能够穿入或穿越位势垒的量子行为，尽管位势垒的高度大于粒子的总能量”。这个表述是从上抄的，非常不利于没学过量子力学的朋友理解，但这个事情其实特别简单B体育，用经典力学的情况对应一下就可以了。
以重力势能为例，你面前有一座山，而你爬过去到了另一面，我们就可以说你跨过了一个“势垒”。
比如你要把一个球扔到墙的另一边去，这个球有一定的初速度可以让它垂直飞比如说10米。如果墙比十米低，那么我们总有方法把球扔过去。但如果墙高于十米，那么就不可能扔过去。这种关系是绝对的。
但是对微观粒子而言，事情就不是这样了。对于微观粒子，即使我的能量很小，我也有可能出现在势垒的另一边。这是解薛定谔方程的结果，具体过程就不写了，直接说结论吧。
对于芯片差不多就是这么个从宏观到微观的事情。当我的芯片很大的时候，量子力学的效果不明显，电子就在预定的地方呆着发挥作用，但是如果芯片制程特别小了，电子就可能随机的跑到别的地方去B体育，这样显然不能正常工作了。
p.s.不知道大家有没有听过那种科普，就是量子力学下的粒子可以“穿墙”，其实这么说也没问题。问题在于宏观世界的墙对粒子来说实在是太厚了，“势垒”太高了，波函数（可以理解为发现粒子的概率）几乎就是0，所以宏观物体不会“穿墙”。
太阳是利用高温高压使氢原子彼此靠近发生核聚变，但事实上太阳核心的温度并不能使氢离子有足够的动能穿越强相互作用形成的势垒，正是由于量子隧穿效应，两个氢原子核才能离得足够近而发生核聚变。
